Verilog HDL یک زبان توصیف سخت افزاری است که برای مدل سازی و شبیه سازی سیستم های دیجیتالی استفاده می شود. این زبان به وسیله پیل موربی در کنفرانس طراحی اتوماتیک gateway در سال ۱۹۸۴ معرفی شد و در سال ۱۹۹۵ موفق به کسب استاندارد IEEE95 شد. چهار چوب و متدلوژی برای نمونه سازی و شبیه سازی ، هدف کلی زبان verilog است.
اگر وارد جزئیات شویم سیستم های دیجیتالی به شدت پیچیده هستند. طراحی VLSI ممکن است شامل میلیون ها عنصر باشد. زبان verilog طراحی های دیجیتالی ایجاد می کند که با توانائی هایشان یک سیستم دیجیتال را در دامنه وسیعی از انتزاع شرح می دهند. همچنین ، دسترسی به ابزار طراحی به وسیله کامپیوتر را فراهم می کند تا به فرآیند طراحی در این سطح ها کمک کند. هدف اصلی این زبان توصیف دو دید گاه مهم زیر می باشد :
• Levels of systym specification : چگونگی کارکرد سیستم های دیجیتالی را و مکانیزم هایی که باعث کار آن می شود را شرح می دهد .
• System specification formalism : طراح می تواند از تجرید برای نمایش دادن مجتمع سازی در مقیاس بسیار بزرگ (VLSI) یا سیستم های دیجیتال استفاده کند .

شما می توایند دوره Verilog HDL را انتخاب کرده و به ما اعلام نمایید. ما برای شما یکی از بهترین مدرسان تیم آموزش مهندسان جوان را انتخاب نموده و هماهنگی های لازم را انجام می دهیم. کل دوره آموزشی بصورت آنلاین و با نرم افزار های پیشرفته آموزش مجازی خواهد بود. تعداد جلسات و قیمت و . . . توسط خود مدرس به اطلاع شما عزیزان می رسد. برای اطلاعات بیستر با دکتر مصطفی ایوبی (مدیر بخش آموزشی) تماس بگیرید:

تلگرام: 4271 335 911 98+           واتس آپ: 9136 842 553 90+      پست الکترونیکی: mostafa.mobarhan@emu.edu.tr